vhdl timescale이란1 [Verilog HDL] 클럭을 설계해보자 클럭이란 무엇인가? 클럭은 디지털 신호에서 아주아주 중요한 신호로서 High(1) Low(0) 두개의 로직값이 주기를 갖고 나타나는 신호입니다.이게 아주아주 중요한 이유는 디지털 장치를 움직이게 하는 근본이라 할 수 있 신호입니다. 1초 동안 1번 진동 = 1Hz 주기 = 1s 1초 동안 100,000번 진동 = 100KHz 주기 = 1 / 100,000 이렇게 클럭과 주기는 역의 관계를 갖고 있다라고 보시면 됩니다. 다음으로 Verilog HDL로 클럭을 설계한 후 Vivado 툴에서 신호를 확인해보겠습니다. 'timescale 1ns /1ps 'timescale 1ns / 1ps module tb_clk_gen; reg clk; always //실행되는 동안 반복적으로 실행한다 #5 clk = ~cl.. 2023. 2. 26. 이전 1 다음
